可实现满足电源预致富彩票算要求的FPGA设计

2020-07-22 10:51字体:
  

  供电的行使火速扩张,低功耗安排已成为延迟电池寿命所不行或缺的职分。其它,正在决意产物尺寸、重量、和效果时,功耗也饰演了首要脚色。因为消费性电子的性命周期越来越短,具可圭臬特征,且能轻松为产物扩张差别化特征的正在消费行使中日亦受到珍贵。于是,念要抵达最佳的静态与动态功耗,必需取决于选用恰当的FPGA架构。

  Actel的闪存FPGA是业界低供耗的率领厂商,除了闪存 FPGA自身的低功耗特征外,安排职员还可操纵少少技术来进一步低落体系总体功耗。正在这篇作品中,将归纳先容易失性FPGA的电源特征,以及怎样正在举办板级安排时,低落体系的静态与动态功耗,囊括RAMI/O、以及频率树等。

  古代往后,正在选用FPGA组件时,本钱、容量、功用、封装时势等,平凡是体系架构师或安排职员的苛重研讨。但跟着囊括便携消费电子、医疗等恳求低功耗的行使火速饱起,现正在,功耗功用也已成为选用FPGA时的首要研讨。大凡来说,安排职员对ASIC或FPGA的静态与动态电源特征都相当熟识,但却不妨欠亨晓基于闪存的易失性FPGA具备有别于古代基于SRAM的电源特征。

  易失性FPGA有两个出格的电源因素:正在体系通电时,编程所花消的筑设电源(configuration power),以及正在FPGA组件通电时所散失的突波电源(inrush power),如图1所示。

  基于FPGA的板级安排职员正在挑选电源供应和电池时,必需将筑设电源与突波电源都纳入研讨。假使基于SRAM 的FPGA供货商都试图低落突波和编程电源,可是正在简单电道板上少睹颗 FPGA,或它们是正在分别的电道板上,却由一样电源供电的境况下,这两个电源成份如故会形成告急的负面影响。

  若体系有屡次的On/Off周期,此一出格的电源花消就会愈加告急,这正在预估电池寿命时,肯定要额外研讨进去。

  此外,易失性FPGA需求外部启动PROM举动筑设积蓄,这也扩张了总体的电源花消。尽管有些供货商正在装配中内筑了大容量的闪存,但此出格的积蓄电源如故会存正在。

  于是,要挑选一可能改观电源的计谋时,体系架构师与安排团队必需通晓确实的体系操作形式以及相对应的电源情境。如图2所示,此一体系的电源特征显示出,此体系会正在分别的温度下操作,且其作事与闲置周期岁月比大约是1:1。

  透过云云的图形显示,有助于做出确切的电源安排计谋。以图2的案例来说,昭彰,安排职员必需死力低落温度、静态、以及动态电源。

  只消当FPGA通电之后,不管是否运作,都肯定会有静态电流形成,而它亦称为晶体管泄电流,此气象会跟着工艺缩小日益告急,况且当组件正在运作时,会酿成温度的上升。不外,固然静态电流扩张,但相较于动态电流,如故对照小。

  低落静态功耗的格式有许众种,对FPGA安排职员来说,该当遵从以下三个根本准绳:最小的晶粒、起码的资源、熟识FPGA架构。

  FPGA产物平凡城市囊括一系列分别容量与分别特征的分别晶粒。由于,晶粒越小,其静态电源就越小,于是FGPA安排职员该当正在确保功用方向可餍足的境况下,选用系列产物中晶粒最小的组件。

  “起码的资源”是指,安排职员应尽量节减RAM、PLL、I/O等资源的应用。举例来说,要低落I/O数目,安排职员就必需应用岁月众职分(TIme mulTIplexing),以及起码的I/O数目安排区隔,此技术能协助合上I/O组(bank),或低落一个组中所需的I/O圭臬数目。

  “熟识FPGA架构”意味着,安排职员需通晓PLL、RC、振荡器、I/O 组等动态资源的各样分别断电形式。以Actel IGLOO FPGA为例,它可供应具分别电压的一样I/O圭臬。于是,采用较低的参考电压,不妨会显着改观静态功耗。

  而电道板安排职员正在决意热能治理、电压程度、阻抗负载时,饰演了一个闭节的脚色。温度上升会影响静态电源,而静态电源的非线性扩张不单会导致静态电源的扩张,同时也会形成更告急的散热题目。操纵冷却技术尽量低落边缘温度不是一件简易的作事,额外是正在电道板空间和本钱都有限的条目下。

  其它,将输入电流驱动到完美电平、避免阻抗负载、以及将无用的接脚接地等,都是低落静态电源的有用法子。

  与低落静态电源相较,安排职员正在执掌动态电源时必需更为严谨,且须透事后组织(post-layout)、电源模仿等剖判器材,先获得显然的安排动态电源分散图形(power profile)。

  动态电源分散图形可能明白发现出每个FPGA所应用的资源。由于FPGA具有弹性,一个一样的装配上,能够有众种分别的行使类型,因此若没有深刻通晓实践的动态电源分散,便无法有用地执掌这个题目。图3所示为三种分别的安排类型。剖判MPEG的电源分散,能够让安排职员避免花岁月低落I/O动态电源,可是,若对体系掌握器来说,就应额外将电源优化和热治理聚焦正在I/O题目上。

  动态电源苛重是由RAM、I/O、频率树、逻辑电源等要素所酿成,接下来将差别先容低落分别类型动态电源的技术。

  平凡,读取的电源花消会比写入高一点,而RAM读/写的电源会随连接所在的汉明隔断(Hamming distance)扩张而变大。于是,该当尽量正在启用读守信号前,先尽不妨施行最众的写入操作,然后,正在切换回写入操作前,尽不妨读取内存以博得所需的数据,云云才调有用低落 RAM电源花消。

  正在低落峰值 RAM电源方面,能够研讨采用将读取和写入操作置于频率边沿(clock edge)的反侧,或是对RAM读/写埠上的频率予以门控 (gate)。

  FPGA I/O电压平凡比中枢电压大,况且平凡I/O 组(bank)会花消不少的电源,于是安排职员正在决意选用I/O圭臬、接口频率需求、接脚局限等安排时,都需求十分严谨。

  差动式 (differential) I/O,如LVDS、LVPECL和阻抗终端式I/O,如HSTL、SSTL等,平凡其静态电源较高,但动态电源较低。于是,对有较高切换(toggle)频率的安排来说,能够选用这些I/O。

  低落 I/O 数目是首要闭节,安排职员应从头研讨整个的安排/功用区隔(partitioning)是否妥善?以及是否不妨用岁月众职分(time- multiplexed)的格式节减I/O数目。其它,因为高切换频率会导致动态电源增高,为了低落 I/O的举止或切换率,安排职员必需消弭 I/O驱动器输出端的非预期突发信号(glitch)。另一个常用技术是,挑选可低落切换位的总线编码(bus encoding),并将总线上的连接数值闭系正在沿途。

  频率树(clock tree power)系与频率成正比,况且不管区域中的举止是否举办,频率树电源仍会陆续花消。而古代的频率门控(clock gating)技术是有用低落电源花消的格式。

  以芯片级的频率门控为例,大凡常用的体系级频率门控技术可使整颗FPGA的频率暂停,有用停用全部的功用性,并提防逻辑的切换。爱特的闪存 FPGA可供应Flash*Freeze形式,较体系级频率门控更具弹性,能够掌握输入/输出形态并终止频率。

  RTL级的频率门控也是一般应用的省电技术,共有基于 latch以及没有latch的两品种型。但正在利用时必需属意频率偏移(skew),以及启用信号不妨酿成的出格很是信号(glitch)。咱们平凡会提倡应用基于latch 频率门控来消弭AND门输出端不妨形成的出格很是信号。

  其它,大局限基于闪存的 FPGA组件中都有一个以上的PLL,来举动分频、倍频、移相称操作,这些PLL也城市花消出格的电源。对功耗敏锐的行使来说,应尽不妨避免应用PLL。举例来说,若需求分频,能够用一个除法器庖代PLL,来形成新的频率频率。若肯定要用PLL,则必需尽量将各样PLL的组合予以优化,以低落PLL输出的最大频率。同时,基于闪存的 FPGA中的PLL有一Power-Down 输入接脚,当不需求的时刻,能够操纵此输入来合上 PLL和频率搜集。

  当采用FPGA举办具苛苛功耗恳求的行使时,体系架构师和安排团队该当显然通晓终端体系的操作形式以及电源分散形态。再透过对FPGA架构的领悟、嵌入式功用方块、电源相干特征,如电源形式、各样操作电压等,安排职员才有不妨放置恰当的安排技术,来餍足电源预算的恳求。

  对体系架构师来说,咱们提倡的安排法子论为:博得终端体系的操作形式与体系电源分散。剖判体系差别处于闲置、睡眠、合上形式的岁月比例、 On/Off频率、以及操作的职分周期。倘若On/Off频率高,则须属意易失性FPGA不妨会有突波和筑设电流的题目。倘若职分周期占操作的比例不高,且大局限的岁月是处于闲置或睡眠形态,核心就该当放正在低落静态电源。但若职分周期正在全部形式下都很均匀,那么执掌静态和动态电源就雷同首要。终末,假设体系大局限都处于操作形态,那么FPGA的动态电源安排就更为首要。

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